Xilinx ISE Design Suite v12.1 LINUX 英文正式版(電子設計套件 自動化分析與精細粒度（邏輯切片）優化功能的智慧時鐘門控技術)(DVD一片裝) 破解說明:安裝完成後，請將光碟\SPYRAL目錄下的檔案，複製到主程式的 安裝目錄內中，並覆蓋，即可破解! 軟體簡介: XilinxISEDesignSuitev12.1LINUX英文正式版(電子設計套件自動化分析與精細粒度（邏輯切片）優化功能的智慧時鐘門控技術)(DVD一片裝) 語言：英語 網址：http://www.xilinx.com/tools/designtools.htm 類別：電子設計套件 2010年5月4日，中國北京——全球可編程平臺領導廠商賽靈思公司（Xilinx,Inc. (NASDAQ:XLNX)）日前推出ISER12軟體設計套件，實現了具有更高設計生產力的功耗 和成本的突破性優化。ISE設計套件首次利用“智慧”時鐘門控技術，將動態功耗降低多達 30%。此外，該新型套件還提供了基於時序的高級設計保存功能、為即插即用設計提供符 合AMBA4AXI4規範的IP支援，同時具備第四代部分重配置功能的直觀設計流程，可 降低多種高性能應用的系統成本。 在為所有XilinxRVirtexR-6和SpartanR-6FPGA產品系列提供全面生產支援的同時， ISE12版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數位 信號處理(DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽 靈思還在ISE12套件中採用了大量軟體基礎架構，並改進了設計方法，從而不僅可縮短 運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展IP 互操作性。 賽靈思ISE設計套件高級市場行銷總監TomFeist指出：“賽靈思FPGA為各種應用和市 場領域成千上萬的設計人員提供創新平臺。設計人員在他們的新一代產品中繼續不斷地採用 賽靈思的FPGA，因為借助我們的產品，他們能在縮減系統成本、降低功耗以及提高性能等 要求方面實現最佳平衡。ISE12設計套件專門為滿足設計者的上述目標進行了優化，包括 通過功耗和成本方面的軟體創新，最大限度地發揮Virtex-6與Spartan-6器件及平臺的 功能，並且顯著提高了整體設計生產力。” 智慧自動化實現功率優化 ISE12設計套件推出了FPGA業界首款帶自動化分析與精細粒度（邏輯切片）優化功能的 智慧時鐘門控技術。該功能專為減少轉換次數而開發，而轉換次數正是降低數位設計動態功 耗的主要因素。上述技術的工作原理是，利用一系列獨特的演算法來分析設計方案，以檢測 每個FPGA邏輯切片中轉換時不改變下游邏輯和互聯的順序元件（即“轉換”）。該軟體生成 的時鐘啟用邏輯會自動關閉邏輯切片級不必要的活動，避免關閉整個時鐘網路，這樣可以節 省大量的功耗。 生產力更高，性能更強 ISE12設計套件的高級設計保存功能使設計人員能夠通過可重複使用的時序結果快速實現設 計時序收斂。設計人員不僅能將設計方案進行分區，集中精力滿足關鍵模組所需的時序功能 ，而且還可在進行其他部分的設計工作時將這些模組鎖定，以保存其佈局佈線。為推出即插 即用型FPGA設計，賽靈思正對開放式ABMA4AXI4互聯協定上的IP介面進行標準化，這 既簡化了賽靈思及第三方供應商提供的IP集成工作，同時最大限度地提高了系統性能。為了 高效映射於FPGA架構，賽靈思還與ARM公司共同定義了AXI4、AXI4-Lite和AXI4-Stream 規範。 部分重配置降低成本 桑迪亞國家實驗室（SandiaNationalLaboratories）嵌入式系統工程師JonathonDonaldson 指出：“部分重配置功能對太空應用非常重要，它不僅能支援設備在軌‘升級’，而且還能大幅 減少對抗輻射非易失記憶體的需求，這種記憶體通常非常昂貴而密度較低。自從部分重配置技 術隨賽靈思FPGA誕生以來，我們就一直使用這種技術，而且對工具的品質改進很滿意。有關 工具非常實用，幾乎適用於各種情況。ISE設計套件最新版本則讓這些工具更加方便易用。” 部分重配置技術能在不中斷其他邏輯工作的情況下下載部分bit檔，從而動態修改FPGA邏 輯塊。ISE設計套件12採用直觀介面，以及與用戶熟悉的標準ISE設計流程緊密結合的簡 化設計方法，從而使部分重配置技術能夠輕鬆運用於賽靈思FPGA器件中。ISE部分重配置流 程現在使用同樣的業經驗證的賽靈思工具和方法，滿足時序收斂、設計管理與平面規劃以及設 計保存的需求。 由於支援第四代“即時”部分重配置技術，設計人員能在盡可能小型化的器件中集成多種高級應 用，從而大幅降低系統成本與功耗。新一代有線光學傳輸網路(OTN)解決方案的開發人員實施 一個40G多埠複用轉換器介面，相對於不支援部分重配置的器件而言所需的資源減少了三分 之一（參見2010年3月16日的新聞稿）。包括軟體無線電在內的眾多其他應用也受益於 賽靈思FPGA按需重配置功能所提供的更高靈活性優勢。 立即啟動設計工作 ISE設計套件12創新技術將分階段推出，其中面向Virtex-6FPGA設計的智慧時鐘門控技術 現已隨12.1版本推出；面向Virtex-6FPGA設計的部分重配置技術將隨12.2版本推出； 而AXI4IP支援將隨12.3版本推出。ISE12套件可與Aldec、CadenceDesignSystems、 MentorGraphics以及Synopsys等公司推出的最新仿真和綜合軟體協同工作。 此外，相對於前版而言，通過改進嵌入式設計技術，12.1版軟體的邏輯綜合平均速度提升2 倍，大型設計實施運行時間縮短1.3倍。12.1版本軟體還為Virtex-6FPGA多模無線電目 標設計平臺、Spartan-6FPGA工業自動化與工業影像目標設計平臺以及Virtex-6HXTFPGA 100GOTN和包處理目標設計平臺（今年晚些時候推出）提供了擴展的並經生產驗證的IP。 定價與供貨情況 ISE12.1設計套件可立即提供各種ISE版本，邏輯版本的起始價格為2,995美元。客戶可 從賽靈思網站免費下載全功能30天評估版本。歡迎立即使用12.1版軟體，如欲瞭解ISE 12設計套件中有關降低功耗與成本的設計方法和生產力創新的更多詳情，敬請訪問：www.xilinx.com/cn/ISE。 XilinxintroducedtheISE?DesignSuite12softwaretoenable breakthroughoptimizationsforpowerandcostwithgreaterdesign productivity.Forthefirsttime,ISEdesigntoolsdeliver'intelligent' clock-gatingtechnologythatreducesdynamicpowerconsumptionbyas muchas30percent.Thenewsuitealsoprovidesadvancesin timing-drivendesignpreservation,AMBA4AXI4-complaintIPsupportfor plug-and-playdesign,andanintuitivedesignflowwith fourth-generationpartialreconfigurationcapabilitiesthatlowers systemcostforabroadrangeofhighperformanceapplications. WithfullproductionsupportforallXilinx?Virtex?-6andSpartan?-6 FPGAfamilies,theISE12releasecontinuesitsevolutionasthe industry'sonlydomain-specificdesignsuitewithinteroperabledesign flowsandtoolconfigurationsforlogic,digitalsignalprocessing (DSP),embeddedprocessing,andsystem-leveldesign.Inaddition,Xilinx incorporatedanumberofsoftwareinfrastructureandmethodology enhancementsthatimproveruntime,streamlinesystemintegration,and expandIPinteroperabilityacrossitslatestgenerationdevicefamilies andTargetedDesignPlatforms. IntelligentAutomationforPowerOptimization ISEDesignSuite12introducestheFPGAindustry'sfirstintelligent clock-gatingtechnologywithfullyautomatedanalysisandfine-grain (logicslice)optimizationcapabilitiesspecificallydevelopedtoreduce thenumberoftransitions,aprimarycontributingfactorofdynamic powerdissipationindigitaldesigns.Thetechnologyworksbyanalyzing designsusingaseriesofuniquealgorithmstodetectsequential elements...